靜態(tài)時序分析（STA）是一種計算同步數(shù)字電路預(yù)期時序的仿真方法，不需要對整個電路進(jìn)行仿真。傳統(tǒng)上，高性能集成電路的特點是以其運行的時鐘頻率為標(biāo)準(zhǔn)。衡量一個電路在指定速度下運行的能力，需要在設(shè)計過程中測量它在許多步驟上的延遲。此外，延遲計算必須被納入設(shè)計的各個階段的時序優(yōu)化器的內(nèi)循環(huán)中，如邏輯綜合、布局（放置和布線），以及在設(shè)計周期后期進(jìn)行的原位優(yōu)化。雖然這種時序測量理論上可以用嚴(yán)格的電路仿真來進(jìn)行，但這種方法很可能太慢而不實用。靜態(tài)時序分析在促進(jìn)快速和合理準(zhǔn)確地測量電路時序方面發(fā)揮了重要作用。速度的提高來自于對簡化時序模型的使用，以及對電路中邏輯交互作用的大部分忽略。在過去的幾十年里，這已經(jīng)成為設(shè)計的主流。最早的靜態(tài)時序方法的描述之一是基于1966年的程序評估和審查技術(shù)（PERT）。更現(xiàn)代的版本和算法出現(xiàn)在1980年代早期。

關(guān)鍵路徑被定義為輸入和輸出之間具有最大延遲的路徑。一旦通過下面列出的技術(shù)之一計算出電路時序，就可以通過回溯方法輕松找到關(guān)鍵路徑。信號的到達(dá)時間是指信號到達(dá)某一點所經(jīng)過的時間。參考，或時間0.0，通常被當(dāng)作時鐘信號的到達(dá)時間。為了計算到達(dá)時間，將需要對路徑中的所有部件進(jìn)行延遲計算。到達(dá)時間，實際上在時序分析中幾乎所有的時間，通常被保留為一對值--信號可能變化的最早時間和最新時間。另一個有用的概念是所需時間。這是一個信號可以到達(dá)的最晚時間，而不會使時鐘周期超過預(yù)期。所需時間的計算過程如下：在每個主輸出端，根據(jù)提供給電路的規(guī)格設(shè)定上升/下降的所需時間。?與每個連接相關(guān)的松弛是所需時間和到達(dá)時間之間的差。某個節(jié)點的正松弛s意味著該節(jié)點的到達(dá)時間可以增加s，而不影響電路的整體延遲。相反，負(fù)的松弛意味著一個路徑太慢，如果整個電路要以期望的速度工作，就必須加快路徑的速度（或延遲參考信號）。角落和STA很多時候，設(shè)計者會想在許多條件下對他們的設(shè)計進(jìn)行鑒定。一個電子電路的行為往往取決于其環(huán)境中的各種因素，如溫度或局部電壓變化。在這種情況下，要么STA需要針對不止一個這樣的條件集進(jìn)行，要么STA必須準(zhǔn)備好每個元件可能的延遲范圍，而不是單一的值。通過適當(dāng)?shù)募夹g(shù)，條件變化的模式被描述出來，其極端情況被記錄下來。每個極端條件可以被稱為角落。

在一個同步數(shù)字系統(tǒng)中，數(shù)據(jù)應(yīng)該是同步移動的，在時鐘信號的每一個刻度上推進(jìn)一個階段。這是通過諸如觸發(fā)器或鎖存器等同步元件來實現(xiàn)的，這些元件在時鐘指示下將其輸入復(fù)制到其輸出。在這樣一個系統(tǒng)中，只有兩種時間錯誤是可能的。最大時間違反，當(dāng)一個信號到達(dá)得太晚，錯過了它應(yīng)該前進(jìn)的時間。這些通常被稱為設(shè)置違規(guī)/檢查，實際上是最大時間違規(guī)的一個子集，涉及到同步路徑上的周期轉(zhuǎn)換。最小時間違規(guī)，當(dāng)輸入信號在時鐘的有效轉(zhuǎn)換后過早地改變。這些更常見的是保持違規(guī)/檢查，實際上是同步路徑中最小時間違規(guī)的一個子集。由于許多原因，信號到達(dá)的時間可能不同。輸入數(shù)據(jù)可能不同，電路可能執(zhí)行不同的操作，溫度和電壓可能改變，每個部分的確切結(jié)構(gòu)也有制造上的差異。靜態(tài)時序分析的主要目標(biāo)是驗證盡管有這些可能的變化，所有的信號都不會過早或過晚到達(dá)，因此可以保證電路的正常運行。由于STA能夠驗證每條路徑，它可以檢測到其他問題，如故障、慢速路徑和時鐘歪斜。